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联华电子宣布 Cadence 优化的数位全流程已获得联华电子22 奈米超低功耗 (ULP) 与 22 奈米超低泄电 (ULL) 制程手艺认证,以加速消费、5G 和汽车应用设计。该流程连系了用于超低功耗设计的设计实现和签核手艺,并实现更快的晶片设计定案 (tapeout) 流程。

Cadence 数位全流程已针对联电的 22ULP 与 ULL 制程手艺举行优化,流程包罗 Innovus 设计实现系统、Genus 合成解决方案、Liberate 元件库特征化解决方案、Quantus 寄生效应萃取解决方案、Tempus 时序签核解决方案与物理验证系统 (PVS和LPA)。

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此支援 22ULP与ULL 设计的要害功效包罗:从 RTL 到 GDSII 完全整合的引擎,让使用者能够实现功耗、效能和面积 (PPA) 目的并缩短上市时间;Cadence 提供唯一具有完全整合的结构绕线、时序签核、物理验证和 IR 压降/电源签核功效的数位流程,以最少的迭代提供最终设计收敛,协助实时交付先进制程产物;联电接纳以 Cadence Liberate 元件库特征化解决方案套件为基础的普遍数位全流程方案,取代了既有的元件库特征化工具,实现先进时序和功耗剖析、优化和签核流程。

联电矽智财研发暨设计支援四处长陈元辉示意:「联电的 22ULP与ULL 平台异常适合种种半导体应用,包罗对功率或泄电敏感的消费类晶片,及需要更长电池寿命的可穿着产物。借由与 Cadence 互助,客户可使用我们最新的制程手艺和 Cadence 壮大的数位全流程,能够知足严酷的设计要求并实现设计和生产力目的。」 

Cadence 数位与签核产物治理处长 Kam Kittrell 提到:「透过我们与联电的最新互助,我们的配合客户可以接纳经由联电认证的数位参考流程以及联电的 22ULP与ULL 低功耗手艺,即可立刻最先设计事情。该认证使联电客户能够行使最先进的低功耗工具组合举行设计合成、结构绕线和签核,使客户能够充满信心地设计创新应用。」 

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